دسترسی مستقیم به حافظه (DMA) - 1 یادداشت |مطالعه سیستم های جاسازی شده (وب) - مهندسی علوم کامپیوتر (CSE)

شرح سند: دسترسی مستقیم به حافظه (DMA) - 1 برای مهندسی علوم کامپیوتر (CSE) 2022 بخشی از آماده سازی سیستم های جاسازی شده (وب) است. یادداشت ها و سوالات دسترسی مستقیم به حافظه (DMA) - 1 بر اساس برنامه درسی آزمون مهندسی علوم کامپیوتر (CSE) تهیه شده است. اطلاعات مربوط به دسترسی مستقیم به حافظه (DMA) - 1 موضوعاتی مانند و دسترسی مستقیم به حافظه (DMA) - 1 مثال، برای آزمون مهندسی علوم کامپیوتر (CSE) 2022 را پوشش می دهد. تعاریف، سؤالات، یادداشت‌ها، معانی، مثال‌ها، تمرین‌ها و تست‌های مهم را در زیر برای دسترسی مستقیم به حافظه (DMA) بیابید - 1.

معرفی دسترسی مستقیم به حافظه (DMA) - 1 به زبان انگلیسی به عنوان بخشی از دوره آموزشی سیستم های جاسازی شده (وب) برای مهندسی علوم کامپیوتر (CSE) و دسترسی مستقیم به حافظه (DMA) - 1 به زبان هندی برای سیستم های جاسازی شده (وب) در دسترس است. سرفصل های مهم تر مرتبط با یادداشت ها، سخنرانی ها و مجموعه تست های آزمایشی آزمون مهندسی علوم کامپیوتر (CSE) را با ثبت نام رایگان دانلود کنید. مهندسی علوم کامپیوتر (CSE): دسترسی مستقیم به حافظه (DMA) - 1 یادداشت |مطالعه سیستم های جاسازی شده (وب) - مهندسی علوم کامپیوتر (CSE)

DMA

پس از گذراندن این درس، دانش آموز یاد می گیرد

• مفهوم دسترسی مستقیم به حافظه • چه زمانی و کجا از DMA استفاده کنیم؟• چگونه یک چرخه DMA را شروع کنیم؟• مراحل مختلف DMA چیست؟• یک کنترل کننده معمولی DMA چیست؟

پیش نیاز

الکترونیک دیجیتال، ریزپردازنده ها

16 (I) مقدمه دسترسی به حافظه مستقیم (DMA) به دستگاه ها اجازه می دهد تا داده ها را بدون تحمیل هزینه های سنگین به پردازنده منتقل کنند. در غیر این صورت، پردازنده باید هر قطعه داده را از مبدا به مقصد کپی کند. این معمولاً کندتر از کپی کردن بلوک‌های معمولی حافظه است زیرا دسترسی به دستگاه‌های I/O از طریق یک گذرگاه جانبی معمولاً کندتر از RAM معمولی سیستم است. در طول این مدت، پردازنده برای هر کار دیگری که شامل دسترسی به گذرگاه پردازنده باشد، در دسترس نخواهد بود. اما می تواند روی هر کاری که نیازی به دسترسی اتوبوس ندارد به کار خود ادامه دهد. انتقال DMA برای سیستم‌های تعبیه‌شده با کارایی بالا ضروری است که در آن قطعات بزرگی از داده‌ها باید از دستگاه‌های ورودی/خروجی به یا از حافظه اصلی منتقل شوند.

16 (ii) کنترلر DMA یک کنترلر DMA یک دستگاه است ، معمولاً محیطی به CPU که برای انجام توالی از انتقال داده ها به نمایندگی از CPU برنامه ریزی شده است. یک کنترلر DMA می تواند به طور مستقیم به حافظه دسترسی پیدا کند و برای انتقال داده ها از یک مکان حافظه به مکان دیگر یا از دستگاه I/O به حافظه و برعکس استفاده می شود. یک کنترلر DMA چندین کانال DMA را مدیریت می کند که هر یک از آنها می توانند برای انجام دنباله ای از این انتقال DMA برنامه ریزی شوند. دستگاه ها ، معمولاً محیطی I/O ، که داده هایی را که باید خوانده شوند (یا دستگاه هایی که باید داده ها را وارد کنند و نوشته شوند) به دست می آورند ، کنترل کننده DMA را برای انجام انتقال DMA با ادعای سیگنال درخواست سخت افزاری DMA (DRQ) نشان می دهند. یک سیگنال درخواست DMA برای هر کانال به کنترلر DMA هدایت می شود. این سیگنال به همان روشی که یک پردازنده با هم قطع می کند ، مورد بررسی قرار می گیرد و به آن پاسخ می دهد. هنگامی که کنترلر DMA درخواست DMA را می بیند ، با انجام یک یا بسیاری از انتقال داده ها از آن دستگاه I/O به حافظه سیستم یا برعکس پاسخ می دهد. کانال ها باید توسط پردازنده برای کنترل کننده DMA فعال شوند تا به درخواست های DMA پاسخ دهند. تعداد نقل و انتقالات انجام شده ، حالت های انتقال استفاده شده و مکان های حافظه قابل دسترسی به نحوه برنامه ریزی کانال DMA بستگی دارد. یک کنترلر DMA به طور معمول حافظه سیستم و اتوبوس I/O را با CPU به اشتراک می گذارد و هم از کارشناسی ارشد اتوبوس برخوردار است و هم توانایی برده دارد. شکل . 16. 1 معماری کنترلر DMA و نحوه تعامل کنترلر DMA با CPU را نشان می دهد. در حالت Master Bus ، کنترلر DMA اتوبوس سیستم (آدرس ، داده و خطوط کنترل) را از CPU برای انجام نقل و انتقالات DMA به دست می آورد. از آنجا که CPU اتوبوس سیستم را برای مدت زمان انتقال آزاد می کند ، این روند گاهی اوقات به عنوان سرقت چرخه گفته می شود. در حالت برده اتوبوس ، کنترلر DMA توسط CPU قابل دسترسی است ، که برنامه های داخلی کنترل کننده DMA را برای تنظیم نقل و انتقالات DMA برنامه ریزی می کند. ثبت های داخلی شامل ثبت نام آدرس منبع و مقصد و ثبت نام های انتقال برای هر کانال DMA و همچنین ثبت های کنترل و وضعیت برای شروع ، نظارت و حفظ عملکرد کنترلر DMA است.

شکل 16. 1 معماری کنترلر DMA

انواع و حالت‌های انتقال DMA کنترل‌کننده‌های DMA از نظر نوع انتقال‌های DMA و تعداد کانال‌های DMA که پشتیبانی می‌کنند متفاوت هستند. دو نوع انتقال DMA عبارتند از انتقال DMA با پرواز و انتقال DMA واکشی و سپرده گذاری. سه حالت انتقال متداول عبارتند از حالت انتقال تک، بلوکی و تقاضا. این انواع و حالت های انتقال DMA در پاراگراف های زیر توضیح داده شده است. سریعترین نوع انتقال DMA به عنوان انتقال تک چرخه، تک آدرس یا flyby نامیده می شود. در انتقال DMA با پرواز، از یک عملیات اتوبوس واحد برای انجام انتقال استفاده می‌شود که داده‌ها از منبع خوانده می‌شوند و به طور همزمان به مقصد نوشته می‌شوند. در عملیات flyby، دستگاه درخواست کننده سرویس درخواست DMA را در خط درخواست کانال مناسب کنترل کننده DMA ارائه می کند. کنترلر DMA با به دست آوردن کنترل گذرگاه سیستم از CPU و سپس صدور آدرس حافظه از پیش برنامه ریزی شده پاسخ می دهد. به طور همزمان، کنترل کننده DMA یک سیگنال تایید DMA را به دستگاه درخواست کننده ارسال می کند. این سیگنال به دستگاه درخواست کننده هشدار می دهد که بسته به جهت انتقال، داده ها را به گذرگاه داده سیستم هدایت کند یا داده ها را از گذرگاه سیستم ببندد. به عبارت دیگر، انتقال DMA با پرواز مانند یک چرخه خواندن یا نوشتن حافظه است که کنترلر DMA آدرس را تامین می کند و دستگاه I/O در حال خواندن یا نوشتن داده ها است. از آنجایی که انتقال‌های Flyby DMA شامل یک چرخه حافظه در هر انتقال داده می‌شود، این انتقال‌ها بسیار کارآمد هستند. شکل 16. 2 پروتکل سیگنال انتقال Flyby DMA را نشان می دهد.

شکل 16. 2 انتقال DMA Flyby

نوع دوم انتقال DMA به انتقال DMA دو چرخه، آدرس دوگانه، جریان عبوری یا واکشی و سپرده گذاری گفته می شود. همانطور که از این نام ها پیداست، این نوع انتقال شامل دو چرخه حافظه یا I/O است. داده های در حال انتقال ابتدا از دستگاه ورودی/خروجی یا حافظه به یک ثبت موقت داده داخلی در کنترلر DMA خوانده می شود. سپس داده ها در چرخه بعدی روی حافظه یا دستگاه I/O نوشته می شود. شکل 16. 3 پروتکل سیگنال انتقال DMA واکشی و سپرده گذاری را نشان می دهد. اگرچه ناکارآمد است زیرا کنترل کننده DMA دو چرخه را انجام می دهد و بنابراین گذرگاه سیستم را برای مدت طولانی تری حفظ می کند، این نوع انتقال برای اتصال دستگاه هایی با اندازه های گذرگاه داده مختلف مفید است. به عنوان مثال، یک کنترلر DMA می تواند دو عملیات خواندن 16 بیتی را از یک مکان و سپس یک عملیات نوشتن 32 بیتی در مکان دیگر انجام دهد. یک کنترلر DMA که از این نوع انتقال پشتیبانی می کند دارای دو ثبت آدرس در هر کانال (آدرس مبدأ و آدرس مقصد) و رجیسترهای اندازه اتوبوس، علاوه بر تعداد معمول انتقال و رجیسترهای کنترل است.

برخلاف عملیات flyby، این نوع انتقال DMA برای انتقال حافظه به حافظه و I/O مناسب است.

شکل 16. 3 انتقال DMA واکشی و سپرده گذاری

تک، بلوک و تقاضا رایج ترین حالت های انتقال هستند. حالت انتقال تک، یک مقدار داده را برای هر ادعای درخواست DMA منتقل می کند. این حالت کندترین روش انتقال است زیرا به کنترل کننده DMA نیاز دارد که با هر انتقال، گذرگاه سیستم را داوری کند. این داوری یک مشکل عمده در یک گذرگاه کم بار نیست، اما می تواند منجر به مشکلات تاخیر زمانی شود که چندین دستگاه از گذرگاه استفاده می کنند. حالت‌های انتقال تقاضا و بلوک با اجازه دادن به کنترل‌کننده DMA برای انجام چندین انتقال DMA زمانی که کنترل‌کننده DMA گذرگاه را به دست آورد، توان عملیاتی سیستم را افزایش می‌دهد. برای انتقال‌های حالت بلوک، کنترل‌کننده DMA کل دنباله DMA را همانطور که توسط رجیستر شمارش انتقال مشخص شده است در پاسخ به یک درخواست DMA از دستگاه ورودی/خروجی با سریع‌ترین نرخ ممکن انجام می‌دهد. برای انتقال‌های حالت تقاضا، کنترل‌کننده DMA انتقال‌های DMA را با سریع‌ترین سرعت ممکن انجام می‌دهد تا زمانی که دستگاه I/O درخواست DMA خود را اعلام کند. هنگامی که دستگاه I/O این درخواست DMA را اعلام نمی کند، انتقال متوقف می شود.

عملکرد کنترلر DMA برای هر کانال ، کنترلر DMA آدرس برنامه ریزی شده را ذخیره می کند و در ثبت های پایه حساب می کند و نسخه هایی از اطلاعات را در آدرس فعلی و ثبت نام های فعلی نگه می دارد ، همانطور که در شکل 16. 1 نشان داده شده است. هر کانال DMA از طریق ثبت ماسک DMA فعال و غیرفعال می شود. هنگامی که DMA با نوشتن به ثبت های پایه و فعال کردن کانال DMA شروع می شود ، ثبت های فعلی از ثبت های پایه بارگیری می شوند. با هر انتقال DMA ، مقدار در ثبت آدرس فعلی به اتوبوس آدرس رانده می شود و ثبت آدرس فعلی به طور خودکار افزایش یا کاهش می یابد. رجیستر فعلی تعداد نقل و انتقالات باقی مانده را تعیین می کند و پس از هر انتقال به طور خودکار کاهش می یابد. هنگامی که مقدار در ثبت نام فعلی از 0 ب ه-1 می رود ، یک سیگنال شمارش ترمینال (TC) تولید می شود ، که نشانگر تکمیل توالی انتقال DMA است. این رویداد خاتمه به شمارش ترمینال گفته می شود. کنترل کننده های DMA اغلب در آخرین چرخه یک دنباله انتقال DMA یک پالس سخت افزار TC ایجاد می کنند. این سیگنال توسط دستگاه های I/O شرکت کننده در نقل و انتقالات DMA قابل کنترل است. هنگامی که یک کانال DMA به TC می رسد ، کنترل کننده های DMA نیاز به برنامه ریزی مجدد دارند. بنابراین ، کنترل کننده های DMA به زمان CPU نیاز دارند ، اما به مراتب کمتر از آنچه برای CPU به دستگاه سرویس I/O نیاز دارد ، قطع می شود. هنگامی که یک کانال DMA به TC می رسد ، پردازنده ممکن است نیاز به برنامه ریزی مجدد کنترلر برای انتقال اضافی DMA داشته باشد. برخی از کنترل کننده های DMA هر زمان که یک کانال خاتمه یابد ، پردازنده را قطع می کنند. کنترل کننده های DMA همچنین با تکمیل توالی انتقال DMA ، مکانیسم هایی برای برنامه ریزی مجدد کانال DMA دارند. این مکانیسم ها شامل اولیه سازی خودکار و زنجیره بافر است. ویژگی اولیه سازی خودکار توالی انتقال DMA را با بارگیری مجدد ثبت های فعلی کانال DMA از ثبت های پایه در انتهای یک دنباله DMA و دوباره فعال کردن کانال تکرار می کند. زنجیر بافر برای انتقال بلوک های داده ها به مناطق بافر غیر مبهم یا برای دستیابی به کسب داده های مضاعف مفید است. با زنجیر بافر ، یک کانال CPU را قطع می کند و با آدرس بعدی و پارامترهای شمارش برنامه ریزی می شود در حالی که نقل و انتقالات DMA روی بافر فعلی انجام می شود. برخی از کنترل کننده های DMA با داشتن یک ثبت آدرس زنجیره ای که به یک جدول کنترل زنجیره ای در حافظه اشاره دارد ، مداخله CPU را بیشتر به حداقل می رساند. سپس کنترلر DMA پارامترهای کانال خود را از حافظه بارگیری می کند. بطور کلی،

هرچه کنترلر DMA پیچیده تر باشد ، CPU نیز کمتر سرویس می دهد. یک کنترلر DMA دارای یک یا چند ثبت وضعیت است که توسط CPU خوانده می شود تا وضعیت هر کانال DMA را تعیین کند. ثبت وضعیت به طور معمول نشان می دهد که آیا درخواست DMA در یک کانال ادعا شده است و آیا یک کانال به TC رسیده است یا خیر. خواندن ثبت وضعیت اغلب اطلاعات شمارش ترمینال را در ثبت نام می کند ، که منجر به مشکلاتی می شود که چندین برنامه در تلاش برای استفاده از کانال های مختلف DMA هستند. مراحل در یک دستگاه چرخه DMA معمولی که مایل به انجام DMA است ، سیگنال درخواست اتوبوس پردازنده ها را ادعا می کند.

1. پردازنده چرخه فعلی اتوبوس را تکمیل می کند و سپس سیگنال کمک هزینه اتوبوس را به دستگاه ادعا می کند.

2. سپس دستگاه سیگنال Grant ACK BUS را ادعا می کند.

3. پردازنده در تغییر در حالت BUS GRANT SIGNAL SIGNAL SIGNAL SIGNAL است و برای فعالیت DMA گوش دادن به داده ها و آدرس اتوبوس را شروع می کند.

4- دستگاه DMA انتقال از منبع به آدرس مقصد را انجام می دهد.

5- در طی این نقل و انتقالات ، پردازنده آدرس های موجود در اتوبوس را کنترل می کند و در صورت اصلاح هر مکان در طی عملیات DMA در پردازنده ذخیره می شود. اگر پردازنده یک آدرس ذخیره شده در اتوبوس را تشخیص دهد ، می تواند یکی از این دو عمل را انجام دهد: o پردازنده ورود حافظه نهان داخلی را برای آدرس درگیر در عملیات نوشتن DMA باطل می کند. پردازنده در هنگام شناسایی DMA ، حافظه نهان داخلی را به روز می کند.

6. پس از اتمام عملیات DMA ، دستگاه با ادعای سیگنال انتشار اتوبوس اتوبوس را منتشر می کند.

7. پردازنده از انتشار اتوبوس اذعان می کند و چرخه های اتوبوس خود را از نقطه ای که از آن خارج شده است از سر می گیرد.

16 (iii) 8237 کنترلر DMA

توضیحات سیگنال (شکل 16. 4 و شکل 16. 5)

VCC: پین منبع تغذیه +5 ولت است

زمین GND

CLK: ورودی ساعت: از ورودی ساعت برای تولید سیگنال های زمان بندی استفاده می شود که عملکرد 82C37A را کنترل می کند

CS: Chip Select: Chip Select یک ورودی کم فعال است که برای فعال کردن کنترلر بر روی اتوبوس داده برای ارتباطات CPU استفاده می شود.

تنظیم مجدد: این یک ورودی بالا فعال است که فرمان ، وضعیت ، درخواست و ثبت های موقت ، اولین/آخرین فلیپ فلاپ و پیشخوان ثبت حالت را پاک می کند. ثبت ماسک برای نادیده گرفتن درخواست ها تنظیم شده است. پس از تنظیم مجدد ، کنترلر در یک چرخه بیکار قرار دارد.

آماده: از این سیگنال می توان برای گسترش حافظه خواندن و نوشتن پالس از 82C37A استفاده کرد تا خاطرات آهسته یا دستگاه های I/O را در خود جای دهد.

HLDA: تصدیق کنید: تأیید بالا نگهدارنده از CPU نشان می دهد که کنترل از اتوبوس های سیستم را کنار گذاشته است.

DREQ0-DREQ3: درخواست DMA: خطوط درخواست DMA (DREQ) ورودی های درخواست کانال ناهمزمان فردی هستند که توسط مدارهای محیطی برای به دست آوردن سرویس DMA استفاده می شوند. در اولویت ثابت ، DREQ0 بالاترین اولویت را دارد و DREQ3 کمترین اولویت را دارد. درخواست با فعال کردن خط DREQ یک کانال ایجاد می شود. داک تشخیص سیگنال DREQ را تأیید می کند. قطبیت DREQ قابل برنامه ریزی است. تنظیم مجدد این خطوط را به بالا فعال می کند. DREQ باید تا زمانی که DACK مربوطه فعال شود ، حفظ شود. DREQ در حالی که ساعت متوقف می شود تشخیص داده نمی شود. ورودی های استفاده نشده DREQ باید بالا یا پایین (غیرفعال) و مجموعه بیت ماسک مربوطه کشیده شوند.

DB0-DB7: Data Bus: خطوط اتوبوس داده سیگنال های سه حالته دو طرفه متصل به اتوبوس داده های سیستم هستند. خروجی ها در شرایط برنامه در طول I/O خوانده شده فعال می شوند تا محتوای یک رجیستری به CPU را وارد کنند. خروجی ها غیرفعال هستند و ورودی ها در طی یک چرخه نوشتن I/O خوانده می شوند که CPU در حال برنامه ریزی ثبت های کنترل 82C37A است. در طول چرخه DMA ، مهمترین 8 بیت آدرس ، خروجی بر روی اتوبوس داده ها است که توسط ADSTB به یک قفل خارجی تبدیل می شود. در عملیات حافظه به حافظه ، داده های مربوط به حافظه در هنگام انتقال از حافظه از حافظه ، 82C37A را در اتوبوس داده وارد می کنند ، سپس در حین انتقال نوشتن به حافظه ، خروجی های اتوبوس داده ها داده ها را به محل حافظه جدید می نویسندواد

IOR: بخوانید: I/O خوانده شده یک خط سه حالت فعال دو طرفه است. در چرخه بیکار ، این یک سیگنال کنترل ورودی است که توسط CPU برای خواندن رجیسترهای کنترل استفاده می شود. در چرخه فعال ، این یک سیگنال کنترل خروجی است که توسط 82C37A برای دسترسی به داده های محیطی در طی انتقال نوشتن DMA استفاده می شود.

IOW: بنویسید: نوشتن I/O یک خط سه حالت فعال دو طرفه است. در چرخه بیکار ، این یک سیگنال کنترل ورودی است که توسط CPU برای بارگیری اطلاعات در 82C37A استفاده می شود. در چرخه فعال ، این یک سیگنال کنترل خروجی است که توسط 82C37A برای بارگیری داده ها به محیطی در طی انتقال خواندن DMA استفاده می شود.

EOP: END OF PROCESS: پایان فرآیند (EOP) یک سیگنال دو جهته کم فعال است. اطلاعات مربوط به تکمیل خدمات DMA در پین EOP دو طرفه موجود است. 82C37A به سیگنال خارجی اجازه می دهد تا با پایین کشیدن پین EOP، یک سرویس فعال DMA را خاتمه دهد. هنگامی که شمارش ترمینال (TC) برای هر کانالی به جز کانال 0 در حالت حافظه به حافظه برسد، یک پالس توسط 82C37A تولید می شود. در حین انتقال حافظه به حافظه، زمانی که TC برای کانال 1 رخ دهد، EOP خروجی خواهد شد. پایه EOP توسط یک ترانزیستور تخلیه باز روی تراشه هدایت می شود و به یک مقاومت کششی خارجی برای VCC نیاز دارد. هنگامی که یک پالس EOP رخ می دهد، چه داخلی یا خارجی تولید شود، 82C37A سرویس را خاتمه می دهد، و اگر راه اندازی خودکار فعال باشد، ثبات های پایه در ثبات های فعلی آن کانال نوشته می شوند. بیت ماسک و بیت TC در کلمه وضعیت برای کانال فعال فعلی توسط EOP تنظیم می شود مگر اینکه کانال برای شروع خودکار برنامه ریزی شده باشد. در این صورت، بیت ماسک روشن می ماند.

A0-A3: ADDRESS: چهار خط آدرس کم اهمیت ترین سیگنال های سه حالته دو طرفه هستند. در چرخه Idle، آنها ورودی هستند و توسط 82C37A برای آدرس دادن به رجیستر کنترلی که باید بارگذاری یا خوانده شود استفاده می شود. در چرخه Active، آنها خروجی هستند و 4 بیت پایینی آدرس خروجی را ارائه می دهند.

A4-A7 : ADDRESS: چهار خط آدرس مهم ترین خروجی های سه حالته هستند و 4 بیت آدرس ارائه می کنند. این خطوط فقط در طول سرویس DMA فعال می شوند.

HRQ: HOLD REQUEST: خروجی Hold Request (HRQ) برای درخواست کنترل گذرگاه سیستم استفاده می شود. هنگامی که DREQ رخ می دهد و بیت ماسک مربوطه واضح است، یا درخواست DMA نرم افزاری انجام می شود، 82C37A HRQ را صادر می کند. سپس سیگنال HLDA به کنترل کننده اطلاع می دهد که دسترسی به گذرگاه های سیستم مجاز است. برای عملکرد مستقل که در آن 82C37A همیشه باس ها را کنترل می کند، HRQ ممکن است به HLDA متصل شود. این منجر به یک حالت S0 قبل از انتقال می شود.

DACK0-DACK3: DMA ACKNOWLEDGE: DMA Acknowledge برای اطلاع دادن به دستگاه‌های جانبی منفرد زمانی که یک چرخه DMA اعطا شد استفاده می‌شود. حس این خطوط قابل برنامه ریزی است. RESET آنها را به مقدار فعال مقداردهی اولیه می کند.

AEN: ADDRESS ENABLE: Address Enable قفل 8 بیتی حاوی 8 بیت آدرس بالایی را در گذرگاه آدرس سیستم فعال می کند. AEN همچنین می تواند برای غیرفعال کردن سایر درایورهای اتوبوس سیستم در حین انتقال DMA استفاده شود. AEN در بالا فعال است.

ADSTB: آدرس استروب: این یک سیگنال بالا فعال است که برای کنترل قفل کردن بایت آدرس بالایی استفاده می شود. این ورودی مستقیماً ورودی استروب از قفل های هشت ضلعی شفاف مانند 82C82 را هدایت می کند. در حین عملیات بلوک ، ADSTB تنها در صورت بروزرسانی بایت آدرس بالا صادر می شود ، بنابراین عملکرد را از طریق حذف حالت های S1 سرعت می بخشد. زمان بندی ADSTB به لبه سقوط ساعت 82C37A ارجاع می شود.

MEMR: Memory Read: Memory Read Signal یک خروجی سه حالت فعال فعال است که برای دسترسی به داده ها از محل حافظه انتخاب شده در طی خواندن DMA یا انتقال حافظه به حافظه استفاده می شود. MEMW Memory Writ: سیگنال نوشتن حافظه یک خروجی سه حالت فعال فعال است که برای نوشتن داده ها به محل حافظه انتخاب شده در طی نوشتن DMA یا انتقال حافظه به حافظه استفاده می شود.

NC: بدون اتصال: پین 5 باز است و نباید برای تداوم آزمایش شود.